Yurim Choi

Yurim Choi

January 2024 – July 2026

  • MS Student
  • UNIST Nanoelectronics and Advanced Packaging Lab (UNL) MS Student, CP Team
  • Packaging Metallization Process (Cu Pillar Bumps, RDL, and Build-up Layers)
  • Electromagnetic Interference (EMI) Analysis for Packaging Interconnections

Current: Samsung SDI

BIO

연구실의 초기 멤버인 최유림 연구원은 전해도금 공정을 맨땅에서부터 훌륭히 구축해 냈습니다. 특히 Cu 필러 범프, RDL, 빌드업 층 등 현재 연구실 공정 워크플로우의 핵심이 된 패키징 금속화 공정을 정립하는 데 크게 기여했습니다. 더 나아가 이러한 공정 인프라를 바탕으로 플립칩 데모를 제작하고 이를 측정하며 연구실의 전반적인 공정 역량과 시야를 한 단계 끌어올렸습니다. 이런 연구 성과를 바탕으로 패키징 분야 세계 최고 권위 학회인 IEEE ECTC에 논문을 게재하는 값진 결실을 맺었습니다. 또한, 패키징 인터커넥션의 전자기 간섭 분석 분야에서도 연구 성과를 남겼습니다. 실제 전송선 측정 데이터와 EM 시뮬레이션 결과를 정밀하게 비교·분석하였으며, 현실의 물리적 파라미터들을 시뮬레이션 모델에 정확하게 반영함으로써 시뮬레이션의 정합도를 획기적으로 향상시키려는 노력들을 했습니다. 공정과 설계를 아우르는 연구 방향성은 반도체 소자 분야 세계 최고 권위 학회인 IEEE IEDM에 공동 제1저자로 논문이 게재되는 최고 수준의 학술적 성과로 이어졌습니다. 이처럼 뛰어난 연구 성과 외에도, 유림이는 연구실에 활력을 불어넣는 든든한 버팀목이었습니다. 연구 과정에서 마주하는 난관도 진취적인 태도와 뜨거운 열정으로 돌파해 나갔으며, 따뜻함으로 연구실에 늘 긍정적인 에너지와 끈끈한 동료애를 채워주었습니다. 그녀가 남긴 기술적 자산과 밝고 선한 영향력은 UNL 연구실 구성원들 가슴속에 오래도록 기억될 것입니다. 유림이의 새로운 출발점인 삼성SDI에서 앞날을 진심으로 응원합니다.

Career

  • Samsung SDI (July 2026 - present)

Education

  • MS / Department of Electrical Engineering, UNIST (Jan 2024 - July 2026)
  • BS / Department of Electrical and Information Engineering, Ajou University (Mar 2019 - Feb 2023)

Publications in Lab

Conference

  1. 3D printed fanout interposer substrates with curved through-holes for rapid prototyping of advanced packaging
    Co-author · 2025 75th IEEE Electronic Components and Technology Conference (ECTC)
  2. Quasi-coaxial through-hole integrated additively manufactured antenna-in-package lid substrates
    Co-author · 2025 75th IEEE Electronic Components and Technology Conference (ECTC)
  3. Monolithic 3D integration of III-V HEMTs on glass using ultra-thin dielectric bonding layer: a high-frequency and low-loss active glass platform for sub-THz applications
    Co-first author · 2025 71st IEEE International Electron Devices Meeting (IEDM)
  4. Active BSCDN benchmark framework with backside-compatible CNFET logic technology
    Co-author · 2025 71st IEEE International Electron Devices Meeting (IEDM)
  5. Vertical-die (v-die) 3.5D integration for cool ultrahigh-bandwidth memory systems
    Co-author · 2026 IEEE Symposium on VLSI Technology and Circuits (VLSI)
  6. Signal integrity challenges and opportunities in high-density chiplet I/O on glass substrates
    Co-author · 2026 International Conference on Electronics Packaging joined with Hybrid Bonding Symposium (ICEP-HBS 2026)
  7. Analysis of shrinkage-induced dimensional mismatch in 3D-printed packaging substrates for flip-chip bonding
    Co-author · 2026 International Conference on Electronics Packaging joined with Hybrid Bonding Symposium (ICEP-HBS 2026)