실리콘 기반 전계효과 트랜지스터는 미세화 한계에 근접함에 따라, 기존 스케일링만으로는 성능 향상을 지속하기가 점점 어려워 짐. 이러한 한계를 극복하기 위해, Gate-All-Around(GAA) FET, Complementary FET(CFET), FlipFET와 같은 차세대 소자 구조와 함께, 저차원 채널 소재를 활용한 새로운 논리 소자 기술이 활발히 연구되고 있음. 특히 2차원 전이금속 칼코겐화물(TMDs)과 1차원 탄소나노튜브(CNTs)는 스케일 축소 환경에서도 우수한 전기적 특성을 유지할 수 있으며, 저온 공정이 가능해 BEOL 공정과의 높은 호환성을 가짐. 이러한 특성은 순차적 소자 적층과 수직 집적이 가능한 모놀리식 3D 집적 기술을 실현하는 데 중요한 장점으로 작용함.

Two-dimensional transition metal dichalcogenides (TMDs)

Single-crystalline 2D channel

본 연구는 2차원 반도체를 트랜지스터 채널 소재로 활용하기 위한 포괄적인 연구 프레임워크를 구축하는 것을 목표로 한다. 먼저 단결정 2D 단일 플레이크(single-flake) 트랜지스터를 제작하여, 플레이크 두께와 재료 균일성이 소자 전기적 특성에 미치는 영향을 체계적·통계적으로 분석함. 이후 단일 플레이크 소자에서 도출된 물리적·전기적 인사이트를 기반으로, 전사된 2D 박막(film) 기반 트랜지스터로 연구 범위를 확장함. 이러한 연속적인 연구 흐름을 통해, 2D 반도체 채널에 대한 기초 물성 이해와 실제 소자 구현 간의 간극을 연결하고자 함.

High performance TMD FETs

본 연구는 2차원 반도체를 트랜지스터 채널로 상용화하기 위한 성능 및 신뢰성 향상을 목표로 함. 로직 소자 적용이 가능한 탑게이트(top-gated) 2D FET 구조를 중심으로, 초박막 2D 소재에서 발생하는 높은 접촉 저항과 균일하고 고품질의 게이트 스택 형성의 어려움과 같은 핵심 문제를 다룸. 이를 해결하기 위해 접촉 공학(contact engineering)과 시드층/계면 공학을 적용하여 균일한 유전막 증착을 구현하고, 단일 플레이크 수준에서 전기적 특성의 변동성과 신뢰성 지표를 정량적으로 분석함. 나아가, 2D 필름 공정을 도입한 웨이퍼 스케일 대면적 소자 제작으로 연구 범위를 확장함으로써, 실제 집적 환경에서의 2D 채널 적용 가능성을 검증하고 나노스케일 소자 및 스케일링을 향한 기술적 기반을 구축함.

One-dimensional carbon nanotubes (CNTs)

High density aligned CNT channel

탄소나노튜브(CNT)를 트랜지스터 채널 소재로 활용하기 위해, 본 연구는 고순도 반도체성 CNT의 분리 및 고밀도·고정렬 CNT 박막 제작을 목표로 한다. 먼저, 용액 공정 기반의 래핑 폴리머(wrapping polymer) 기법을 이용해 금속성 CNT와 반도체성 CNT를 분리하며, 해당 메커니즘 분석을 통해 99.9999% 이상의 반도체성 CNT 순도 달성을 지향한다. 이후, 정렬된 CNT 코팅을 위해 Dimension-limited Self-Alignment(DLSA) 기법을 적용하고, 유체역학 및 물성 분석을 통해 정렬 정밀도를 향상시키고 CNT 적층을 최소화한다. 더 나아가, 튜브 간 간격이 균일한 고질서 CNT 박막을 구현하기 위한 새로운 정렬 공정을 개발한다. 이렇게 확보된 고정렬 CNT 박막을 기반으로 정렬형 CNFET을 제작하고, 이를 CFET 및 GAA FET와 같은 차세대 소자 구조에 적용하는 것을 목표로 한다.

High performance CNT-FETs

CNT는 높은 캐리어 이동도와 밀도, 그리고 준 1차원 수송 특성으로 인해 강력한 전기적 제어와 높은 구동 전류를 제공함. 그러나 CNT의 상대적으로 작은 밴드갭은 MOSFET 유사 구조의 CNFET에서 오프 상태 누설 전류를 증가시키며, 이는 주로 게이트 언더랩 및 소스/드레인 확장 영역에서의 밴드-투-밴드 터널링에 기인함. 본 연구는 GAA 구조 및 BEOL 호환성을 유지하면서 CNT 채널을 효과적으로 바텀 사이드 도핑할 수 있는 구조적 해법에 초점을 맞춤. 나아가, 해당 소자 개념을 기반으로 수직 적층된 CNFET 기반 CFET 구조와 DTCO(Design-Technology Co-Optimization) 기반 표준 셀 최적화를 수행함. 블록 수준의 PPA(Power–Performance–Area) 벤치마킹을 통해, 저차원 채널 소재 기반 논리 소자의 성능 한계를 규명하고, 미래 모놀리식 3D 집적 시스템을 위한 기술적 확장을 도모함.

Development of Oxide Semiconductor–Based Vertical Channel Transistor Device

산화물 반도체 기반 수직채널 트랜지스터(Vertical Channel Transistor, VCT)의 성능을 향상시키기 위한 최적 공정 통합(process integration) 전략을 개발하고 검증합니다. 최근에는, VCT 제작 과정에서 발생하는 문제를 해결하기 위해 새로운 공정 방식을 도입한 연구를 수행하였습니다. (link) 또한 TCAD 기반 소자 모델링을 활용하여 공정 변수들이 소자 특성에 미치는 영향을 정량적으로 파라미터화하고, 이를 통해 공정 조건과 소자 성능 간의 상관관계를 체계적으로 분석합니다. TCAD를 기반으로 다양한 공정 조건과 소자 구조를 체계적으로 탐색하고 검증하며, 이를 바탕으로 새롭고 진보적인 VCT 구조를 제안합니다. 또한 TCAD 시뮬레이션을 통해 실험적으로 직접 관측하기 어려운 전기 퍼텐셜, 전기장, 전류 밀도의 위치 의존적 분포를 분석하여, 소자 내부의 물리적 동작 메커니즘을 정밀하게 규명합니다.

High performance ALD Film Development

수직채널 트랜지스터의 3차원 구조에서는 채널층의 균일하고 conformal 한 증착을 위해 원자층 증착(Atomic Layer Deposition, ALD)이 필수적입니다. 구성 원소의 조성비, 박막 두께, 도핑 전략을 체계적으로 제어하여 고품질 산화물 ALD 박막을 형성합니다. 이러한 박막은 SS, 드레인 전류(ID), 접촉저항(RC), 오프 전류(IOFF)와 같은 소자 성능 지표뿐만 아니라, XPS, XRD, UPS, ToF-SIMS, UV–Vis 분광, 라만 분광, Hall 측정 등 다양한 재료 분석 기법을 통해 종합적으로 평가합니다.

Reliability Analysis from Device-level to Memory-level

VCT 공정 및 구조 공학을 통해 최적화된 고성능 ALD 산화물 박막을 기반으로, TDDB, PBS/NBS, PBTI/NBTI과 같은 신뢰성 시험을 수행하여 개별 소자의 신뢰성을 평가합니다. 또한 retention, 동작 속도, endurance와 같은 메모리 레벨 신뢰성 지표를 체계적으로 측정합니다. 나아가 전하 손실과 Vth 이동에 의해 발생하는 성능 변동이 메모리 어레이의 동작 속도, 유지 특성 및 센싱 오류에 미치는 영향을 소자 및 어레이 수준에서 정량적으로 분석합니다.

Memory array / Peripheral Circuit Design for AI Computing

산화물 반도체 VCT 기반 고집적 eDRAM 어레이에 최적화된 주변회로(peripheral circuitry)를 설계하고, TCAD mixed-mode 시뮬레이션을 이용하여 셀–주변회로–배선 기생성분이 결합된 실제 동작 환경에서의 read/write, sensing, retention을 정밀하게 평가합니다. 더불어 산화물 반도체 트랜지스터의 compact model을 구축하여 SPICE 기반 어레이 레벨 시뮬레이션에 연동합니다. 이러한 모델링 프레임워크를 바탕으로 DRAM 셀을 연산 소자로 활용하는 PIM(Processing-in-Memory) 및 CIM(Compute-in-Memory) 구조로 확장하여, AI 가속을 위한 산화물 반도체 기반 메모리-연산 통합 아키텍처의 가능성을 체계적으로 검증합니다.

Monolithic 3D Logic Integration and Block/System-Level PPA Evaluation

본 프로젝트는 3차원 단일 집적 (Monolithic 3D integration, M3D) 시스템의 블록/시스템 레벨 설계 및 벤치마크 연구를 수행합니다. 현재 현대 디지털 회로의 기반이 되는 스탠다드 셀은, 2차원 평면에서의 높이(피치)를 줄여 셀 밀도를 높이는 방향으로 발전해 왔으나 이는 배선 혼잡이 심화시키며, 금속 피치 감소로 인한 BEOL 기생 성분 증가로 인해 정통적인 스케일링 방식은 한계에 가까워졌습니다. 이러한 제약을 극복하고 스케일링을 이어가기 위해, 3차원 셀 구조(ex. CFET, 3DS-FET) 를 제안하거나 백사이드 파워 공급과 같은 아키텍처 혁신을 통해, 면적 축소를 넘어서는 새로운 방식의 집적 방향을 모색하고 있습니다. 본 연구실은 device-standard cell-system level 평가와 분석을 바탕으로, 이미 한계에 근접한 CMOS downscaling을 넘어설 수 있는 새로운 3차원 집적 방향성과 적용 로드맵을 제시하는 것을 목표로 합니다.

Advanced Packaging Technologies for High-Speed Interconnections

본 프로젝트는 칩렛 아키텍처 기반의 이종 집적 환경과 차세대 반도체 시스템에서 고속·고신뢰 신호 전달을 구현하기 위해, 전기적·기계적·열적 특성을 종합적으로 고려한 첨단 패키징 기술을 개발하고 솔루션을 제시하는 것을 목표로 합니다.

최근 반도체 패키징 기술은 칩렛 간 초고속 데이터 전송을 위한 고밀도 I/O 연결, 효율적인 방열, 그리고 다층 구조에서의 신호 무결성 확보와 같은 복합적인 기술적 도전에 직면해 있습니다. 본 연구실은 이러한 문제를 해결하기 위해 전기·열 시뮬레이션 기반의 설계 접근법을 활용하여 신호 간섭, 임피던스 불연속, 열 집중 현상 등을 사전에 예측하고 최적화합니다. 이를 바탕으로 via filling, 범프 성장, 단층 및 다층 RDL(Redistribution Layer) 제작, 칩 본딩 기술 등 칩렛 통합을 위한 반도체 패키징의 핵심 요소기술을 체계적으로 연구·개발하고 있습니다.

Curved Through Hole Interposers for Advanced Packaging

반도체 설계가 칩렛 기반 2.5D/3D 이종 집적으로 전환됨에 따라 인터포저의 중요성이 커지고 있으나, 기존 RDL 기반 팬아웃 인터포저는 다층 빌드업의 복잡성과 정렬 오차, 제한적인 비아 자유도로 인해 비용 및 성능 문제가 발생합니다. 본 연구는 이 한계를 극복하기 위해 고해상도 3D 프린팅을 활용하여 인터포저 내부에 곡선형 홀 구조를 직접 형성, 기존 수직 비아 대신 연속적인 3D 전환 경로를 구현합니다. 이 접근법은 임피던스 불연속과 기생 성분을 완화하며 단일 제작 단계로 공정 복잡성을 줄이고, reverse-pulsed plating을 통해 균일한 금속화를 달성하여 전기적 신뢰성을 높입니다. 이는 비용 및 복잡성 제약을 극복하는 차세대 3D 팬아웃 인터포저 플랫폼으로 이어질 수 있는 실질적인 경로를 제시합니다.

Integrated RF Components Embedded 3D-Printed Lid Substrate

모바일 데이터 트래픽 급증으로 인해 차세대 네트워크는 초고속 데이터 전송과 저지연을 위해 밀리미터파(mmWave) 대역으로 전환되고 있습니다. 그러나 mmWave의 높은 주파수는 도체 및 유전체 손실을 증가시키고, 불연속부에서의 기생 리액턴스와 방사 누설을 증폭시켜 RF 프론트엔드를 공정 변동에 매우 민감하게 만듭니다. 기존 LTCC 기반 AiP는 적층과 비아 스택 정렬 불량 문제로 인해 임피던스 불연속과 방사 누설이 발생하여 성능이 저하되는 한계가 있었습니다. 이를 극복하고자 본 연구는 고해상도 3D 프린팅을 이용한 리드 기판을 제안합니다. 이 기판은 quasi-coaxial 관통홀과 via-fence를 내장하여 리턴 패스를 정의하고 필드 누설을 억제함으로써 방사 손실과 EMI를 완화합니다. 또한, 비아, 캐비티, 안테나를 단일 공정에서 28GHz 공진에 최적화하여 제작함으로써 정렬 불량에 따른 불연속을 최소화하고 삽입 손실, 반사, 누설을 효과적으로 억제합니다.

RF Packaging for Broadband and Advanced Computing Systems

차세대 통신 및 고성능 컴퓨팅 시스템에서는 광대역 신호 전달과 높은 집적도를 동시에 만족하는 RF 패키징 기술이 요구됩니다. 그러나 wire bonding 및 flip-chip bonding 기반 RF 패키징은 bonding에 의한 parasitic 성분과 insertion loss로 인해 대역폭과 신호 무결성 측면에서 근본적인 한계를 드러냅니다. 본 연구는 이러한 한계를 극복하기 위해 본딩을 제거한 chip-embedded RF packaging과 저손실 특성을 가지는 glass substrate를 활용한 RF MMIC 구조를 연구합니다. Active RF 칩을 기판 내부에 embedding하고, 유리기판 상에 RF 매칭 회로 및 수동 소자를 통합함으로써, 칩–기판 경계에서 발생하는 불연속성과 손실을 최소화합니다. 또한, BEOL 공정과 호환 가능한 CNFET 기반 RF Power Amplifier(PA) 설계를 통해 RF 회로와 디지털 IC의 통합 가능성을 확장합니다. 더불어 Through-Glass Via(TGV)를 활용한 전기적–열적 공동 설계를 수행하여, 고출력 RF 동작 시 발생하는 열을 효과적으로 방출하고 안정적인 고주파 동작을 가능하게 합니다.

Quantum Packaging for Cryogenic Quantum Computing Systems

양자 컴퓨팅 시스템에서는 극저온 환경에서 동작하는 큐비트와 이를 제어·읽기 위한 전자 시스템을 안정적으로 연결하는 패키징 기술이 핵심적인 역할을 합니다. 이는 기존 상온 RF 패키징과는 다른 설계 요구사항을 가집니다. 본 연구는 양자 컴퓨팅 시스템 구조를 기반으로, cryogenic 환경에 최적화된 interposer 및 RF 회로 패키징 기술을 연구합니다. 양자 큐비트의 readout 및 control을 위한 RF 회로 설계와 함께, 저온 동작이 가능한 LNA(Low Noise Amplifier) 및 RF component를 설계·제작하여 양자 시스템에 적합한 신호 전달 구조를 구현합니다. 또한, 초전도체를 이용한 cryogenic interposer 및 interconnection 구조를 연구하여, 극저온 환경에서의 신호 손실을 최소화하고 대규모 큐비트 시스템으로 확장 가능한 패키징 아키텍처를 제안합니다.